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target/arm: Convert Table Branch
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0afb6ab7af
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@ -489,7 +489,7 @@ LDRD_ri_t32 1110 1001 .101 .... .... .... ........ @ldstd_ri8 w=0 p=1
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STRD_ri_t32 1110 1001 .110 .... .... .... ........ @ldstd_ri8 w=1 p=1
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STRD_ri_t32 1110 1001 .110 .... .... .... ........ @ldstd_ri8 w=1 p=1
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LDRD_ri_t32 1110 1001 .111 .... .... .... ........ @ldstd_ri8 w=1 p=1
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LDRD_ri_t32 1110 1001 .111 .... .... .... ........ @ldstd_ri8 w=1 p=1
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# Load/Store Exclusive and Load-Acquire/Store-Release
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# Load/Store Exclusive, Load-Acquire/Store-Release, and Table Branch
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@strex_i .... .... .... rn:4 rt:4 rd:4 .... .... \
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@strex_i .... .... .... rn:4 rt:4 rd:4 .... .... \
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&strex rt2=15 imm=%imm8x4
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&strex rt2=15 imm=%imm8x4
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@ -533,6 +533,12 @@ LDA 1110 1000 1101 .... .... 1111 1010 1111 @ldrex_0
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LDAB 1110 1000 1101 .... .... 1111 1000 1111 @ldrex_0
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LDAB 1110 1000 1101 .... .... 1111 1000 1111 @ldrex_0
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||||||
LDAH 1110 1000 1101 .... .... 1111 1001 1111 @ldrex_0
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LDAH 1110 1000 1101 .... .... 1111 1001 1111 @ldrex_0
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&tbranch rn rm
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@tbranch .... .... .... rn:4 .... .... .... rm:4 &tbranch
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TBB 1110 1000 1101 .... 1111 0000 0000 .... @tbranch
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TBH 1110 1000 1101 .... 1111 0000 0001 .... @tbranch
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||||||
# Parallel addition and subtraction
|
# Parallel addition and subtraction
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SADD8 1111 1010 1000 .... 1111 .... 0000 .... @rndm
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SADD8 1111 1010 1000 .... 1111 .... 0000 .... @rndm
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||||||
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@ -10417,6 +10417,38 @@ static bool trans_BLX_i(DisasContext *s, arg_BLX_i *a)
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return true;
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return true;
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}
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}
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static bool op_tbranch(DisasContext *s, arg_tbranch *a, bool half)
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{
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TCGContext *tcg_ctx = s->uc->tcg_ctx;
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TCGv_i32 addr, tmp;
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tmp = load_reg(s, a->rm);
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||||||
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if (half) {
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tcg_gen_add_i32(tcg_ctx, tmp, tmp, tmp);
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|
}
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addr = load_reg(s, a->rn);
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||||||
|
tcg_gen_add_i32(tcg_ctx, addr, addr, tmp);
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||||||
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||||||
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gen_aa32_ld_i32(s, tmp, addr, get_mem_index(s),
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half ? MO_UW | s->be_data : MO_UB);
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tcg_temp_free_i32(tcg_ctx, addr);
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||||||
|
tcg_gen_add_i32(tcg_ctx, tmp, tmp, tmp);
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|
tcg_gen_addi_i32(tcg_ctx, tmp, tmp, read_pc(s));
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store_reg(s, 15, tmp);
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||||||
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return true;
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}
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static bool trans_TBB(DisasContext *s, arg_tbranch *a)
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{
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return op_tbranch(s, a, false);
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}
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||||||
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static bool trans_TBH(DisasContext *s, arg_tbranch *a)
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||||||
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{
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||||||
|
return op_tbranch(s, a, true);
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||||||
|
}
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||||||
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/*
|
/*
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* Supervisor call
|
* Supervisor call
|
||||||
*/
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*/
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@ -10818,9 +10850,7 @@ static bool thumb_insn_is_16bit(DisasContext *s, uint32_t pc, uint32_t insn)
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||||||
static void disas_thumb2_insn(DisasContext *s, uint32_t insn)
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static void disas_thumb2_insn(DisasContext *s, uint32_t insn)
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||||||
{
|
{
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||||||
TCGContext *tcg_ctx = s->uc->tcg_ctx;
|
TCGContext *tcg_ctx = s->uc->tcg_ctx;
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||||||
uint32_t rd, rn, rm, rs;
|
uint32_t rd, rn, rs;
|
||||||
TCGv_i32 tmp;
|
|
||||||
TCGv_i32 addr;
|
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||||||
int op;
|
int op;
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||||||
|
|
||||||
/*
|
/*
|
||||||
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@ -10866,7 +10896,6 @@ static void disas_thumb2_insn(DisasContext *s, uint32_t insn)
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||||||
rn = (insn >> 16) & 0xf;
|
rn = (insn >> 16) & 0xf;
|
||||||
rs = (insn >> 12) & 0xf;
|
rs = (insn >> 12) & 0xf;
|
||||||
rd = (insn >> 8) & 0xf;
|
rd = (insn >> 8) & 0xf;
|
||||||
rm = insn & 0xf;
|
|
||||||
switch ((insn >> 25) & 0xf) {
|
switch ((insn >> 25) & 0xf) {
|
||||||
case 0: case 1: case 2: case 3:
|
case 0: case 1: case 2: case 3:
|
||||||
/* 16-bit instructions. Should never happen. */
|
/* 16-bit instructions. Should never happen. */
|
||||||
|
@ -10939,25 +10968,8 @@ static void disas_thumb2_insn(DisasContext *s, uint32_t insn)
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||||||
/* Load/store exclusive, in decodetree */
|
/* Load/store exclusive, in decodetree */
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||||||
goto illegal_op;
|
goto illegal_op;
|
||||||
} else if ((insn & (7 << 5)) == 0) {
|
} else if ((insn & (7 << 5)) == 0) {
|
||||||
/* Table Branch. */
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/* Table Branch, in decodetree */
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||||||
addr = load_reg(s, rn);
|
goto illegal_op;
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||||||
tmp = load_reg(s, rm);
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||||||
tcg_gen_add_i32(tcg_ctx, addr, addr, tmp);
|
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||||||
if (insn & (1 << 4)) {
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||||||
/* tbh */
|
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||||||
tcg_gen_add_i32(tcg_ctx, addr, addr, tmp);
|
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||||||
tcg_temp_free_i32(tcg_ctx, tmp);
|
|
||||||
tmp = tcg_temp_new_i32(tcg_ctx);
|
|
||||||
gen_aa32_ld16u(s, tmp, addr, get_mem_index(s));
|
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||||||
} else { /* tbb */
|
|
||||||
tcg_temp_free_i32(tcg_ctx, tmp);
|
|
||||||
tmp = tcg_temp_new_i32(tcg_ctx);
|
|
||||||
gen_aa32_ld8u(s, tmp, addr, get_mem_index(s));
|
|
||||||
}
|
|
||||||
tcg_temp_free_i32(tcg_ctx, addr);
|
|
||||||
tcg_gen_shli_i32(tcg_ctx, tmp, tmp, 1);
|
|
||||||
tcg_gen_addi_i32(tcg_ctx, tmp, tmp, read_pc(s));
|
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||||||
store_reg(s, 15, tmp);
|
|
||||||
} else {
|
} else {
|
||||||
/* Load/store exclusive, load-acq/store-rel, in decodetree */
|
/* Load/store exclusive, load-acq/store-rel, in decodetree */
|
||||||
goto illegal_op;
|
goto illegal_op;
|
||||||
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