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target/riscv: Set htval and mtval2 on execptions
Backports commit 3067553993ae986b76a92df8a978778134ecdc84 from qemu
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141c47a286
commit
63d5b37ebc
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@ -828,6 +828,8 @@ void riscv_cpu_do_interrupt(CPUState *cs)
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target_ulong cause = cs->exception_index & RISCV_EXCP_INT_MASK;
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target_ulong deleg = async ? env->mideleg : env->medeleg;
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target_ulong tval = 0;
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target_ulong htval = 0;
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target_ulong mtval2 = 0;
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if (!async) {
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/* set tval to badaddr for traps with address information */
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||||
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@ -894,6 +896,8 @@ void riscv_cpu_do_interrupt(CPUState *cs)
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env->hstatus = set_field(env->hstatus, HSTATUS_SPV,
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riscv_cpu_virt_enabled(env));
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||||
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||||
htval = env->guest_phys_fault_addr;
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||||
riscv_cpu_set_virt_enabled(env, 0);
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||||
riscv_cpu_set_force_hs_excep(env, 0);
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} else {
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@ -904,6 +908,7 @@ void riscv_cpu_do_interrupt(CPUState *cs)
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get_field(env->mstatus, SSTATUS_SPP));
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||||
env->hstatus = set_field(env->hstatus, HSTATUS_SPV,
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||||
riscv_cpu_virt_enabled(env));
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||||
htval = env->guest_phys_fault_addr;
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||||
}
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}
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||||
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||||
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@ -916,6 +921,7 @@ void riscv_cpu_do_interrupt(CPUState *cs)
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env->scause = cause | ((target_ulong)async << (TARGET_LONG_BITS - 1));
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env->sepc = env->pc;
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env->sbadaddr = tval;
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env->htval = htval;
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||||
env->pc = (env->stvec >> 2 << 2) +
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((async && (env->stvec & 3) == 1) ? cause * 4 : 0);
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||||
riscv_cpu_set_mode(env, PRV_S);
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@ -930,6 +936,8 @@ void riscv_cpu_do_interrupt(CPUState *cs)
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env->mstatus = set_field(env->mstatus, MSTATUS_MTL,
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riscv_cpu_force_hs_excep_enabled(env));
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mtval2 = env->guest_phys_fault_addr;
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||||
/* Trapping to M mode, virt is disabled */
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riscv_cpu_set_virt_enabled(env, 0);
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||||
riscv_cpu_set_force_hs_excep(env, 0);
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||||
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@ -944,6 +952,7 @@ void riscv_cpu_do_interrupt(CPUState *cs)
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|||
env->mcause = cause | ~(((target_ulong)-1) >> async);
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env->mepc = env->pc;
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||||
env->mbadaddr = tval;
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||||
env->mtval2 = mtval2;
|
||||
env->pc = (env->mtvec >> 2 << 2) +
|
||||
((async && (env->mtvec & 3) == 1) ? cause * 4 : 0);
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||||
riscv_cpu_set_mode(env, PRV_M);
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